Zergatik erabili Xilinx FPGA XC3S500E-4FTG256I?

Ingeniaritza elektronikoko diseinatzailea bazara, baliteke XC3S500E-4FTG256I  txipa ezagutzea.

 

 Field Programable Gate Array  (FPGA) hau oso erabilia da hainbat aplikaziotan,  kontsumo-elektronika  kontrol industriala, hegazkingintza, militarra eta beste alor batzuetan.

 

FPGA interkonexio programagarrien bidez konektatutako Bloke Logiko Konfiguragarrien (CLB) matrize batez osatutako gailu erdieroale bat da. Erabiltzaileak interkonexio hauek zehazten ditu SRAM programatuz. CLB bat sinplea (AND, OR ateak, etab.) edo konplexua (RAM bloke bat) izan daiteke. FPGAk diseinu batean aldaketak egiteko aukera ematen du gailua PCB batean soldatu ondoren ere.

 

Artikulu honetan, Xilinxen XC3S500E-4FTG256I-ren oinarri batzuk ezagutuko dituzu, eta erabiltzeko modu profesionala eta bere eginbideak ere aztertuko dituzu.

 

Zer da XC3S500E-4FTG256I?

XC3S500E-4FTG256I Spartan-3E FPGA seriekoa da,  Xilinx-ek diseinatua.

Spartan-3E familiak FPGA irtenbide errentagarria eskaintzen du,  potentzia  kontsumo txikia, errendimendu handikoa eta sistema-mailako eginbide aurreratuak dituena.

 

 

 

Xilinx Zynq FPGA

 

XC3S500E-4FTG256I-k 500.000 sistema-ate, 772 erabiltzaile-I/O eta 36 bloke RAM ditu.  

400MHz-ko maiztasun maximoan funtzionatzen du eta 1,14 V eta 1,26 V bitarteko tentsio-tartea du.

XC3S500E-4FTG256I aplikazioetan erabili ohi da, hala nola aeroespaziala eta defentsa, automozioa, difusioa, kontsumoa, errendimendu handiko informatika, industria, medikuntza eta zientzia, proba eta neurketa.

 

 

Eskatu jatorrizko Xilinx XC3S500E-4FTG256I FGPA orain

 

XC3S500E-4FTG256I-ren ezaugarriak

• SelectIO seinaleztapena

- Gehienez 633 I/O pin

- Amaiera bakarreko hemezortzi seinale estandar

- Zortzi seinale diferentzial estandar, LVDS eta RSDS

barne

- Datu-tasa bikoitza (DDR) onartzen

 

• Baliabide logikoak

- Desplazamendu-erregistrorako gaitasuna duten gelaxka logiko ugariak

- Multiplexadore zabalak

- Aurreikuspen azkarra garraiatzeko logika

- 18 x 18 biderkatzaile dedikatuak

- JTAG logika bateragarria IEEE 1149.1/1532

 

• Hautatu RAM memoria hierarkikoa

- Blokeen RAM guztira 1.728 Kbit arte

- Banatutako RAM guztira 432 Kbit arte

 

• Erloju digitalaren kudeatzailea (lau DCM)

- Erlojuaren okerra ezabatzea

- Maiztasun sintesia

- Bereizmen handiko fase-aldaketa